關於ModelSim仿真流程
EDA技術就是以計算機為工具，設計者在EDA軟體平台上，用硬體描述語言VHDL完成設計文件，然後由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對於特定目標晶片的適配編譯、邏輯映射和編程下載等工作。下面小編準備了關於ModelSim仿真流程，歡迎大家參考!
1、 運行ModelSim，如果上一次使用ModelSim建立過工程，這時候會自動打開
上一次所建立的工程;
2、 點擊File->New->Project，在Project Name中我們輸入建立的工程名，
在Project Location中輸入工程保存的路徑，注意ModelSim不能為一個工程
自動建立一個目錄，這裡我們最好是自己在Project Location中輸入路徑來
為工程建立目錄，在Default Library Name中為我們的設計編譯到哪一個 庫中,這裡我們使用默認值，這樣，在我們編譯設計文件後，在Workspace窗口的Library中就會出現work庫。這裡我們輸入完以後，點擊OK;
3、 如果提示我們給定的工程路徑不存在，是否建立該路徑，我們的目的就是為工程建立一個新目錄，因此，點擊確定;
4、 點擊Create New File可以為工程添加新建的文件，點擊Add Existing File為工程添加已經存在的文件，點擊Create Simulation為工程添加仿真，點擊Create New Folder可以為工程添加新的目錄。這裡我們點擊Create New File;
5、 我們在File Name中輸入文件名稱，Add file as type為輸入文件的.類型為VHDL、Verilog、TCL或text，這裡我們使用默認設置VHDL，Folder為新建的文件所在的路徑，Top Level為在我們剛才所設定的工程路徑下。點擊OK;並在Add items to the Project窗口點擊Close關閉該窗口;
6、這時候在Workspace窗口中出現了Project選項卡，在其中有文件名.vhd，其狀態欄有一個問號，表示未編譯，我們雙擊該文件，這時候出現編輯窗口，在其中我們輸入我們的設計文件
7、 點擊File->Save，並退出該窗口(File->Close);
8、 在WorkSpace窗口的文件名.vhd上點擊右鍵，選擇Compile->Compile All;
9、 在腳本窗口中將出現一行綠色字體Compile of DivClkHDL.vhd was successful.，說明文件編譯成功，在該文件的狀態欄後有一綠色的對號，表示編譯成功;
10、下面我們開始仿真，點擊菜單Simulate->Simulate，展開Design選項卡下的work庫，並選中其中的behavioral，這是在Simulate中出現了work.實體名(behavioral)表示我們所要仿真的對象，Resolution為仿真的時間精度，這裡我們使用默認值，點擊OK;
11、 為了觀察波形窗口，我們點擊菜單View->Wave;
12、這時候出現的Wave窗口為空，裡面什麼都沒有，我們要為該窗口添加我們需要觀察的對象，首先在主窗口而不是波形窗口中點擊View->Signals打開信號列表窗口，在改窗口中點擊Add->Wave->Signals in Design，這時候在波形窗口中就可以看到這些信號了;
13、 下面我們就開始仿真了，在主窗口中輸入命令對信號進行驅動仿真
14、 退出仿真，在主窗口中點擊Simulate->End Simulation，會出現對話框，提示我們是否確認退出仿真，我們點擊是退出仿真;
EDA技術就是以計算機為工具，設計者在EDA軟體平台上，用硬體描述語言VHDL完成設計文件，然後由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對於特定目標晶片的適配編譯、邏輯映射和編程下載等工作。下面小編準備了關於ModelSim仿真流程，歡迎大家參考!
1、 運行ModelSim，如果上一次使用ModelSim建立過工程，這時候會自動打開
上一次所建立的工程;
2、 點擊File->New->Project，在Project Name中我們輸入建立的工程名，
在Project Location中輸入工程保存的路徑，注意ModelSim不能為一個工程
自動建立一個目錄，這裡我們最好是自己在Project Location中輸入路徑來
為工程建立目錄，在Default Library Name中為我們的設計編譯到哪一個 庫中,這裡我們使用默認值，這樣，在我們編譯設計文件後，在Workspace窗口的Library中就會出現work庫。這裡我們輸入完以後，點擊OK;
3、 如果提示我們給定的工程路徑不存在，是否建立該路徑，我們的目的就是為工程建立一個新目錄，因此，點擊確定;
4、 點擊Create New File可以為工程添加新建的文件，點擊Add Existing File為工程添加已經存在的文件，點擊Create Simulation為工程添加仿真，點擊Create New Folder可以為工程添加新的目錄。這裡我們點擊Create New File;
5、 我們在File Name中輸入文件名稱，Add file as type為輸入文件的.類型為VHDL、Verilog、TCL或text，這裡我們使用默認設置VHDL，Folder為新建的文件所在的路徑，Top Level為在我們剛才所設定的工程路徑下。點擊OK;並在Add items to the Project窗口點擊Close關閉該窗口;
6、這時候在Workspace窗口中出現了Project選項卡，在其中有文件名.vhd，其狀態欄有一個問號，表示未編譯，我們雙擊該文件，這時候出現編輯窗口，在其中我們輸入我們的設計文件
7、 點擊File->Save，並退出該窗口(File->Close);
8、 在WorkSpace窗口的文件名.vhd上點擊右鍵，選擇Compile->Compile All;
9、 在腳本窗口中將出現一行綠色字體Compile of DivClkHDL.vhd was successful.，說明文件編譯成功，在該文件的狀態欄後有一綠色的對號，表示編譯成功;
10、下面我們開始仿真，點擊菜單Simulate->Simulate，展開Design選項卡下的work庫，並選中其中的behavioral，這是在Simulate中出現了work.實體名(behavioral)表示我們所要仿真的對象，Resolution為仿真的時間精度，這裡我們使用默認值，點擊OK;
11、 為了觀察波形窗口，我們點擊菜單View->Wave;
12、這時候出現的Wave窗口為空，裡面什麼都沒有，我們要為該窗口添加我們需要觀察的對象，首先在主窗口而不是波形窗口中點擊View->Signals打開信號列表窗口，在改窗口中點擊Add->Wave->Signals in Design，這時候在波形窗口中就可以看到這些信號了;
13、 下面我們就開始仿真了，在主窗口中輸入命令對信號進行驅動仿真
14、 退出仿真，在主窗口中點擊Simulate->End Simulation，會出現對話框，提示我們是否確認退出仿真，我們點擊是退出仿真;
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