摘 要SOPC（可編程片上系統）技術是當前嵌入式系統開發的一個 研究 熱點，基於SOPC技術的嵌入式處理器在通信領域也越來越多地被廣泛 應用 。本文介紹一種基於嵌入式軟核處理器NIOSⅡ的中頻數字接收機， 分析 了新一代NIOSⅡ內核處理器的特點，並從硬體和軟體兩個方面來論述NIOSⅡ系統設計的開發流程。同時論述了該系統在通信領域具有較好的應用價值。
關 鍵 詞SOPC；NIOSⅡ；中頻數字接收機；軟體無線電；數字下變頻
1 引 言
隨著現場可編程邏輯陣列（FPGA）技術的日益成熟，基於片上可編程系統（SOPC）的嵌入式處理器越來越多地受到人們的關注，嵌入式系統已廣泛應用到通信、家電和控制等眾多領域。將NiosⅡ嵌入式處理器軟核應用到數字化接收機中，在FPGA中嵌入NIOSⅡ軟核處理器，大大增強了整個設計系統的靈活性和完整性。在中頻數字接收機中，完成模擬中頻信號預處理，數模變換，數字下變頻等信號接收功能。通過軟體編程的 方法 實現了嵌入式處理器在整個系統中的應用，使得硬體設計更加快速、靈活、完善，大大提高了整體系統的性能，並進一步降低研製成本。
2 NIOSⅡ軟核
2004年6月30日，Altera公司發布了支持新款Cyclone Ⅱ FPGA系列的NIOS Ⅱ 嵌入式微處理器。在Altera公司提供的軟體SOPC中加載NIOSⅡ核和相應的外圍接口以及與定義響應的自定義指令，然後對設計進行綜合，下載到FGPGA中就可以設計一個具有特定功能的嵌入式處理器。
2.1 NIOS II 簡介
NIOS Ⅱ系列嵌入式處理器是一款通用的RISC結構的CPU ,它定位於廣泛的嵌入式應用。使用領先的設計軟體———Altera 公司的Quartus Ⅱ軟體以及SOPC Builder 工具,可以將NIOS Ⅱ處理器嵌入到系統中。另外,NIOS Ⅱ處理器具有完善的軟體開發套件,包括編譯器、集成開發環境( IDE ) 、JTAG調試器、實時作業系統(RTOS) 和TCP/ 地址 協議棧。圖1顯示了NIOSⅡ處理器核的模塊圖。
圖1 NIOSⅡ處理器軟核的模塊圖
2.2 NIOS II 系列嵌入式處理器的特點
（1) CPU 結構:32 位RISC指令集(32 位數據線寬度,32個通用寄存器,32 個外部中斷源,2GB 尋址空間) 。
（2) 片內調試:基於JTAG邊界掃描測試的調試邏輯,支持硬體斷點,數據觸發,以及片外和片內的調試跟蹤。
（3) 定製指令: 最多達256 個用戶定義的CPU 指令。
（4) 軟體開發工具:NIOS Ⅱ的IDE ,基於GNU 的編譯器,硬體輔助的調試模塊。
（5) 可配置外設:60 多個外設,提供種類繁多的配置選擇,包括USB、存儲控制器等。
（6) 地址、TCP/ 地址 協議棧: 提供了Berkeley socket API支持地址、ICMP、UDP 和帶擁塞控制的TCP、RTT 固件及快速恢復/ 快速重傳。
（7) RTOS:MicroC/ OS2 ⅡRTOS ,提供源碼的作業系統,支持航空設備RTCA DO2178B 標準的強制要求。
3 系統設計
3.1 系統結構
1992年5月，MILTRE公司的Jeo Mitola首次明確提出了軟體無線電（SWR）的概念。軟體無線電技術具有結構的開放性、軟體的可編程性、硬體的可重構性以及功能和頻段的多樣性等特點，無論在軍事還是在商用通信中都有著巨大的應用潛力，它可使通信系統具有良好的靈活性及可擴展性. 為使軟體無線電中實現數字中頻濾波技術,其中數字下變頻器是軟體無線電數字中頻濾波技術的關鍵部分。本文利用嵌入式處理器NIOSⅡ對中頻數字接收機中的數字下變頻器進行配置和數據接收,提出一種軟核與硬體邏輯相結合的中頻數字接收機設計,可大大提高對信號處理，接收的靈活性和完整性。
如圖2所示。本系統首先對中頻信號經過放大器，帶通抗混疊濾波器，模擬AGC等預處理過程，然後經過ADC進行中頻帶通採樣，進入數字部分實現數字下變頻、碼速變換、信道化、時鐘回復、解調、解擴等功能。
圖2 系統總體框圖
在具體設計中FPGA晶片採用Altera公司的Stratix系列的EP1S10F晶片，片內結構是以32bit NIOSⅡ處理器作為核心，本系統通過嵌入式處理器NIOSⅡ來進行整個接收設備的控制，可以靈活地提供整個系統的可變時鐘，各類控制信號以及專用晶片的寄存器配置。通過ByteBlaster下載電纜進行軟體調試，處理完的數據通過FIFO進入FPGA，做必要的處理後通過BNC頭輸出數據，或者進行存檔進一步處理。
3.2 硬體設計
硬體設計使用的是Altera公司的QuartusⅡ4.2軟體，它提供了完整的多平台設計環境，能滿足各種特定設計的需要，是單晶片可編程系統設計的綜合性環境和SOPC開發的基本設計工具。採用其中的SOPC Builder可在圖形化介面內定製一個從硬體到軟體的完整系統，大大提高了設計效率。圖3為NIOSⅡ應用設計流程圖。
圖3 NIOSⅡ 應用設計流程圖
3.2.1 主要模塊功能介紹
3.2.1.1 信號採集
信號採集電路主要由前端預處理和模數轉換器(AD9245) 組成。模數轉換器採用的是ANALOG公司的產品AD9245，其最高工作速率可達80MHz ,輸入範圍1Vp-pto2Vp-p可選，採用3V供電時功耗只有366mW，各項指標均適合於本設計，具有較好的性價比。對於採樣速率的確定 問題 ,此處既可以使用過採樣又可使用欠採樣。過採樣是指根據Nyquist採樣定理進行採樣,它特別適合於基帶信號的採樣。當我們接收的信號中頻載波頻率較高而信號的帶寬相對較窄時,若還使用過採樣，則對採樣速率要求較高,同時也給後續DSP 器件的實時處理帶來壓力,在此情況下可以考慮採用帶通採樣技術 。
3.2.1.2 數字下變頻器
數字下變頻技術是軟體無線電的關鍵技術之一,本設計中採用Harris 公司的數字正交調諧器HSP50214B實現數字下變頻。
其前端處理速度高達65Msps，後端處理速度最高達55Msps。總的抽取因子範圍：4～16384，輸出採樣速率可達12.94Msps，輸出低通帶寬最寬為982kHz(IF帶寬1.96MHz)。最高支持14bits字長的數據並行輸入，輸出形式靈活多
關 鍵 詞SOPC；NIOSⅡ；中頻數字接收機；軟體無線電；數字下變頻
1 引 言
隨著現場可編程邏輯陣列（FPGA）技術的日益成熟，基於片上可編程系統（SOPC）的嵌入式處理器越來越多地受到人們的關注，嵌入式系統已廣泛應用到通信、家電和控制等眾多領域。將NiosⅡ嵌入式處理器軟核應用到數字化接收機中，在FPGA中嵌入NIOSⅡ軟核處理器，大大增強了整個設計系統的靈活性和完整性。在中頻數字接收機中，完成模擬中頻信號預處理，數模變換，數字下變頻等信號接收功能。通過軟體編程的 方法 實現了嵌入式處理器在整個系統中的應用，使得硬體設計更加快速、靈活、完善，大大提高了整體系統的性能，並進一步降低研製成本。
2 NIOSⅡ軟核
2004年6月30日，Altera公司發布了支持新款Cyclone Ⅱ FPGA系列的NIOS Ⅱ 嵌入式微處理器。在Altera公司提供的軟體SOPC中加載NIOSⅡ核和相應的外圍接口以及與定義響應的自定義指令，然後對設計進行綜合，下載到FGPGA中就可以設計一個具有特定功能的嵌入式處理器。
2.1 NIOS II 簡介
NIOS Ⅱ系列嵌入式處理器是一款通用的RISC結構的CPU ,它定位於廣泛的嵌入式應用。使用領先的設計軟體———Altera 公司的Quartus Ⅱ軟體以及SOPC Builder 工具,可以將NIOS Ⅱ處理器嵌入到系統中。另外,NIOS Ⅱ處理器具有完善的軟體開發套件,包括編譯器、集成開發環境( IDE ) 、JTAG調試器、實時作業系統(RTOS) 和TCP/ 地址 協議棧。圖1顯示了NIOSⅡ處理器核的模塊圖。
圖1 NIOSⅡ處理器軟核的模塊圖
2.2 NIOS II 系列嵌入式處理器的特點
（1) CPU 結構:32 位RISC指令集(32 位數據線寬度,32個通用寄存器,32 個外部中斷源,2GB 尋址空間) 。
（2) 片內調試:基於JTAG邊界掃描測試的調試邏輯,支持硬體斷點,數據觸發,以及片外和片內的調試跟蹤。
（3) 定製指令: 最多達256 個用戶定義的CPU 指令。
（4) 軟體開發工具:NIOS Ⅱ的IDE ,基於GNU 的編譯器,硬體輔助的調試模塊。
（5) 可配置外設:60 多個外設,提供種類繁多的配置選擇,包括USB、存儲控制器等。
（6) 地址、TCP/ 地址 協議棧: 提供了Berkeley socket API支持地址、ICMP、UDP 和帶擁塞控制的TCP、RTT 固件及快速恢復/ 快速重傳。
（7) RTOS:MicroC/ OS2 ⅡRTOS ,提供源碼的作業系統,支持航空設備RTCA DO2178B 標準的強制要求。
3 系統設計
3.1 系統結構
1992年5月，MILTRE公司的Jeo Mitola首次明確提出了軟體無線電（SWR）的概念。軟體無線電技術具有結構的開放性、軟體的可編程性、硬體的可重構性以及功能和頻段的多樣性等特點，無論在軍事還是在商用通信中都有著巨大的應用潛力，它可使通信系統具有良好的靈活性及可擴展性. 為使軟體無線電中實現數字中頻濾波技術,其中數字下變頻器是軟體無線電數字中頻濾波技術的關鍵部分。本文利用嵌入式處理器NIOSⅡ對中頻數字接收機中的數字下變頻器進行配置和數據接收,提出一種軟核與硬體邏輯相結合的中頻數字接收機設計,可大大提高對信號處理，接收的靈活性和完整性。
如圖2所示。本系統首先對中頻信號經過放大器，帶通抗混疊濾波器，模擬AGC等預處理過程，然後經過ADC進行中頻帶通採樣，進入數字部分實現數字下變頻、碼速變換、信道化、時鐘回復、解調、解擴等功能。
圖2 系統總體框圖
在具體設計中FPGA晶片採用Altera公司的Stratix系列的EP1S10F晶片，片內結構是以32bit NIOSⅡ處理器作為核心，本系統通過嵌入式處理器NIOSⅡ來進行整個接收設備的控制，可以靈活地提供整個系統的可變時鐘，各類控制信號以及專用晶片的寄存器配置。通過ByteBlaster下載電纜進行軟體調試，處理完的數據通過FIFO進入FPGA，做必要的處理後通過BNC頭輸出數據，或者進行存檔進一步處理。
3.2 硬體設計
硬體設計使用的是Altera公司的QuartusⅡ4.2軟體，它提供了完整的多平台設計環境，能滿足各種特定設計的需要，是單晶片可編程系統設計的綜合性環境和SOPC開發的基本設計工具。採用其中的SOPC Builder可在圖形化介面內定製一個從硬體到軟體的完整系統，大大提高了設計效率。圖3為NIOSⅡ應用設計流程圖。
圖3 NIOSⅡ 應用設計流程圖
3.2.1 主要模塊功能介紹
3.2.1.1 信號採集
信號採集電路主要由前端預處理和模數轉換器(AD9245) 組成。模數轉換器採用的是ANALOG公司的產品AD9245，其最高工作速率可達80MHz ,輸入範圍1Vp-pto2Vp-p可選，採用3V供電時功耗只有366mW，各項指標均適合於本設計，具有較好的性價比。對於採樣速率的確定 問題 ,此處既可以使用過採樣又可使用欠採樣。過採樣是指根據Nyquist採樣定理進行採樣,它特別適合於基帶信號的採樣。當我們接收的信號中頻載波頻率較高而信號的帶寬相對較窄時,若還使用過採樣，則對採樣速率要求較高,同時也給後續DSP 器件的實時處理帶來壓力,在此情況下可以考慮採用帶通採樣技術 。
3.2.1.2 數字下變頻器
數字下變頻技術是軟體無線電的關鍵技術之一,本設計中採用Harris 公司的數字正交調諧器HSP50214B實現數字下變頻。
其前端處理速度高達65Msps，後端處理速度最高達55Msps。總的抽取因子範圍：4～16384，輸出採樣速率可達12.94Msps，輸出低通帶寬最寬為982kHz(IF帶寬1.96MHz)。最高支持14bits字長的數據並行輸入，輸出形式靈活多
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