摘要：介紹了遲早門同步器的基本工作原理，提出了在遲早門同步器中引入模糊邏輯控制獲得較小相位抖動的方法，給出了遲早門同步器在ＦＰＧＡ上的具體實現。
在數字通信系統中，必須以符號速率對解調器的輸出進行周期性地採樣。為此，接收器需要一個採樣時鐘信號，這個時鐘信號的頻率和符號速率相等，相位則必須保證採樣時刻是最佳的。在接收器中獲得這個採樣時鐘的過程被稱為符號同步或符號定時恢復。遲早門（Ｅａｒｌｙ－ｌａｔｅ Ｇａｔｅ）是實現符號同步的重要方法之一，廣泛運用於各種數字通信系統中。本文提出的基於模糊控制的遲早門與傳統的遲早門相比，具有同步速度快、過沖小、相位抖動小等優點。在其ＦＰＧＡ實現中，採用了離線計算實時查表控制的方法，並針對實際應用的情況，將控制錶轉化為邏輯方程，進一步簡化了電路。
１ 遲早門簡介
一階閉環平衡雙積分型遲早門結構如圖１所示。
早門累加器和遲門累加器分別在兩個連續的半符號周期內對輸入數據的採樣值進行累加，即計算前半符號周期和後半符號周期內接收到的信號的能量，它們與一個減法器共同構成了相位檢測器。為了保證相位檢測的有效性，採樣時鐘的頻率必須是符號速率的偶數倍，一般至少要為８倍。如果接收到的信號為連續的０或１，那麼相位誤差Δｅ為零；如果接收到的信號中０、１交替出現，那麼相位誤差Δｅ可能不為零。誤差累加器和比較器構成了一階低通環路濾波器，相位誤差累加值與一個門限值比較，產生的差值控制本地生成的數據時鐘相位。相位誤差累加值的符號決定數據時鐘的相位是前移還是後移，每次相位調整的幅度是固定的，調整的門限值也是固定的。控制邏輯根據本地生成的數據時鐘決定早門累加器、遲門累加器和誤差累加器的工作時序。
若遲早門的採樣周期為Ｔｓ，數控振蕩器的調整幅度為ｄ，則由於遲早門相位調整造成的接收數據時鐘的相位抖動為ｄ·Ｔｓ。如果調整幅度ｄ較大，則數據時鐘可以很快地同步上，但是相位抖動就會比較大。如果調整幅度ｄ較小，則相位抖動較小，但是數據時鐘可能需要較長的時間獲得同步。
２ 遲早門的模糊控制設計
同步速度和相位抖動是制約遲早門性能得以提高的主要因素。為了實現較小相位抖動要求下的快速同步，可以採用自適應技術，在相位捕捉階段使用較大的調整幅度，在相位跟蹤階段使用較小的調整幅度。本文提出了一種基於模糊控制的方法，同樣可以達到自適應的效果，而且魯棒性好、易於實現。
基於模糊控制的平衡雙積分型遲早門結構如圖２所示。
在結構上，基於模糊控制的遲早門用兩個相位誤差寄存器取代了傳統遲早門的相位誤差累加器，用一個兩輸入、單輸出的模糊控制器取代了傳統遲早門的簡單比較器。該模糊控制器的輸入為相位誤差累加值的當前值Δｅ（ｎ）和前一次計算值Δｅ（ｎ－１），輸出為數控振蕩器的調整幅度值ｄ。用三角形隸屬度函數將輸入變量Δｅ模糊分割為負大（ＮＢ）、負小（ＮＳ）、零（ＺＲ）、正小（ＰＳ）、正大（ＰＢ）五種取值，模糊分割的圖形表示如圖３所示。輸出變量ｄ被模糊分割為負大（ＮＢ）、負中ＮＭ、負小（ＮＳ）、零（ＺＲ）、正小（ＰＳ）、正中ＰＭ、正大（ＰＢ）七種取值，模糊分割的圖形表示如圖４所示。
模糊控制器的控制規則表如表１所示。
表1 模糊控制規則表相位誤差Δe(n-1)
相位誤差Δe(n)DCO調整幅度dNBNSZRPSPBNBPBPBPMPMPSNSPBPMPMPSPSZRPMPSZRNSNMPSNSNSNMNMNBPBNSNMNMNBNB
由於模糊控制器輸入變量模糊分割的相鄰兩個取值具有５０％的交疊，所以除個別點（０、±ａ／２、±ａ）以外的精確輸入值都對應兩條控制規則。模糊控制器輸出變量的清晰化採用重心法。
３ 模糊控制遲早門的ＦＰＧＡ實現
在實際運用中，需要對接收到的１Ｍｂｐｓ高斯最小頻移鍵控（Ｇａｕｓｓ－ＭＳＫ）信號進行符號同步，這就要求模糊控制單元的推理速度至少為１Ｍ ＦＬＩＰＳ?Ｆｕｚｚｙ Ｌｏｇｉｃａｌ Ｉｎｆｅｒｅｎｃｅｓ ｐｅｒ Ｓｅｃｏｎｄ?。顯然，對這樣的推理速度指標，用軟體在一般的通用處理器上是很難實現的。因此，模糊控制遲早門必須使用硬體來實現。ＦＰＧＡ是一種廉價的半定製大規模集成電路，它的開發工具可以在ＰＣ機上運行。ＦＰＧＡ具有密度高、結構靈活、設計時間短和可編程等優點，非常適合用於模糊遲早門的硬體驗證。
一個典型的模糊控制器通常由包含控制規則的知識庫、模糊推理單元以及與外部接口的模糊化單元、清晰化單元組成。自１９８５年以來人們在模糊控制器的硬體實現方面已經做了很多工作，用數字電路實現模糊控制器已經有非常成熟的設計方案。這些方案將模糊控制器的四個基本單元用數字電路一一實現，模糊推理速度也可以達到１Ｍ ＦＬＩＰＳ以上。但是在模糊控制遲早門中，模糊控制器只是其中的一部分，遲早門也只是整個接收機中的一個單元。如果採用通用的設計方案，最後實現的模糊控制遲早門占用ＦＰＧＡ的邏輯單元必然很多，致使整個接收機占用的晶片面積很大，而且模糊控制器在遲早門中的功能比較單一，無法實現復用。因此，模糊控制遲早門中的模糊控制器不適於用通常的設計方案
在數字通信系統中，必須以符號速率對解調器的輸出進行周期性地採樣。為此，接收器需要一個採樣時鐘信號，這個時鐘信號的頻率和符號速率相等，相位則必須保證採樣時刻是最佳的。在接收器中獲得這個採樣時鐘的過程被稱為符號同步或符號定時恢復。遲早門（Ｅａｒｌｙ－ｌａｔｅ Ｇａｔｅ）是實現符號同步的重要方法之一，廣泛運用於各種數字通信系統中。本文提出的基於模糊控制的遲早門與傳統的遲早門相比，具有同步速度快、過沖小、相位抖動小等優點。在其ＦＰＧＡ實現中，採用了離線計算實時查表控制的方法，並針對實際應用的情況，將控制錶轉化為邏輯方程，進一步簡化了電路。
１ 遲早門簡介
一階閉環平衡雙積分型遲早門結構如圖１所示。
早門累加器和遲門累加器分別在兩個連續的半符號周期內對輸入數據的採樣值進行累加，即計算前半符號周期和後半符號周期內接收到的信號的能量，它們與一個減法器共同構成了相位檢測器。為了保證相位檢測的有效性，採樣時鐘的頻率必須是符號速率的偶數倍，一般至少要為８倍。如果接收到的信號為連續的０或１，那麼相位誤差Δｅ為零；如果接收到的信號中０、１交替出現，那麼相位誤差Δｅ可能不為零。誤差累加器和比較器構成了一階低通環路濾波器，相位誤差累加值與一個門限值比較，產生的差值控制本地生成的數據時鐘相位。相位誤差累加值的符號決定數據時鐘的相位是前移還是後移，每次相位調整的幅度是固定的，調整的門限值也是固定的。控制邏輯根據本地生成的數據時鐘決定早門累加器、遲門累加器和誤差累加器的工作時序。
若遲早門的採樣周期為Ｔｓ，數控振蕩器的調整幅度為ｄ，則由於遲早門相位調整造成的接收數據時鐘的相位抖動為ｄ·Ｔｓ。如果調整幅度ｄ較大，則數據時鐘可以很快地同步上，但是相位抖動就會比較大。如果調整幅度ｄ較小，則相位抖動較小，但是數據時鐘可能需要較長的時間獲得同步。
２ 遲早門的模糊控制設計
同步速度和相位抖動是制約遲早門性能得以提高的主要因素。為了實現較小相位抖動要求下的快速同步，可以採用自適應技術，在相位捕捉階段使用較大的調整幅度，在相位跟蹤階段使用較小的調整幅度。本文提出了一種基於模糊控制的方法，同樣可以達到自適應的效果，而且魯棒性好、易於實現。
基於模糊控制的平衡雙積分型遲早門結構如圖２所示。
在結構上，基於模糊控制的遲早門用兩個相位誤差寄存器取代了傳統遲早門的相位誤差累加器，用一個兩輸入、單輸出的模糊控制器取代了傳統遲早門的簡單比較器。該模糊控制器的輸入為相位誤差累加值的當前值Δｅ（ｎ）和前一次計算值Δｅ（ｎ－１），輸出為數控振蕩器的調整幅度值ｄ。用三角形隸屬度函數將輸入變量Δｅ模糊分割為負大（ＮＢ）、負小（ＮＳ）、零（ＺＲ）、正小（ＰＳ）、正大（ＰＢ）五種取值，模糊分割的圖形表示如圖３所示。輸出變量ｄ被模糊分割為負大（ＮＢ）、負中ＮＭ、負小（ＮＳ）、零（ＺＲ）、正小（ＰＳ）、正中ＰＭ、正大（ＰＢ）七種取值，模糊分割的圖形表示如圖４所示。
模糊控制器的控制規則表如表１所示。
表1 模糊控制規則表相位誤差Δe(n-1)
相位誤差Δe(n)DCO調整幅度dNBNSZRPSPBNBPBPBPMPMPSNSPBPMPMPSPSZRPMPSZRNSNMPSNSNSNMNMNBPBNSNMNMNBNB
由於模糊控制器輸入變量模糊分割的相鄰兩個取值具有５０％的交疊，所以除個別點（０、±ａ／２、±ａ）以外的精確輸入值都對應兩條控制規則。模糊控制器輸出變量的清晰化採用重心法。
３ 模糊控制遲早門的ＦＰＧＡ實現
在實際運用中，需要對接收到的１Ｍｂｐｓ高斯最小頻移鍵控（Ｇａｕｓｓ－ＭＳＫ）信號進行符號同步，這就要求模糊控制單元的推理速度至少為１Ｍ ＦＬＩＰＳ?Ｆｕｚｚｙ Ｌｏｇｉｃａｌ Ｉｎｆｅｒｅｎｃｅｓ ｐｅｒ Ｓｅｃｏｎｄ?。顯然，對這樣的推理速度指標，用軟體在一般的通用處理器上是很難實現的。因此，模糊控制遲早門必須使用硬體來實現。ＦＰＧＡ是一種廉價的半定製大規模集成電路，它的開發工具可以在ＰＣ機上運行。ＦＰＧＡ具有密度高、結構靈活、設計時間短和可編程等優點，非常適合用於模糊遲早門的硬體驗證。
一個典型的模糊控制器通常由包含控制規則的知識庫、模糊推理單元以及與外部接口的模糊化單元、清晰化單元組成。自１９８５年以來人們在模糊控制器的硬體實現方面已經做了很多工作，用數字電路實現模糊控制器已經有非常成熟的設計方案。這些方案將模糊控制器的四個基本單元用數字電路一一實現，模糊推理速度也可以達到１Ｍ ＦＬＩＰＳ以上。但是在模糊控制遲早門中，模糊控制器只是其中的一部分，遲早門也只是整個接收機中的一個單元。如果採用通用的設計方案，最後實現的模糊控制遲早門占用ＦＰＧＡ的邏輯單元必然很多，致使整個接收機占用的晶片面積很大，而且模糊控制器在遲早門中的功能比較單一，無法實現復用。因此，模糊控制遲早門中的模糊控制器不適於用通常的設計方案
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